选项B

简要分析：

存储器容量为，按字节编址，说明该存储器的每个存储单元有8位 ，因而共有512M=2²⁹个存储单元。所以，地址位数应该有29位，存放主存地址的存储器地址寄存器MAR也应该有29位。

假定一次最多存取32位，则用来作为读/写数据缓冲的存储器数据寄存器MDR的位数应该有32位。

所以，选项B是正确的。

选项B

简要分析：

选项A：主存储器由RAM和ROM组成。对于台式PC机来说，就是指插在主板上的内存条和其他存储芯片。它们都是用半导体元器件来实现的。

选项B：半导体存储器大多用随机存储方式进行存取。通过对地址进行译码，选中要访问的单元进行读写。但是，有一种相联存储器，也可以用半导体元器件实现，但它不按地址进行访问，而是按内容进行访问的。通过比较每个存储字的内容来查找给定的二进制字串。所以，并不是所有半导体存储器都采用随机存取方式进行读写。

选项C：SRAM是Static RAM的缩写，表示静态随机访问存储器，SRAM记忆单元由6个MOS管组成，利用双稳态触发器来存储信息，速度很快，可以用作Cache。

选项D：DRAM是Dynamic RAM的缩写，表示动态随机访问存储器，一个DRAM记忆单元有三管MOS电路或单管MOS电路等。DRAM芯片的集成度高，适合于做大容量的主存，因此主存中的RAM芯片都是DRAM芯片。由于它是利用栅极电容来存储信息的，因而需要读后再生，并定时刷新。

综上所述，错误的是B。

参考答案：

① 存储器有16位地址，所以容量为64K个存储单元，每存储单元占8位。因此需要的芯片数为：（64K / 1K）×（8 / 4）= 64×2 = 128（片）。

② 存储器能存放64K字节的信息。存储器在字方向上扩展了64=2⁶倍，因而片选逻辑需要6位地址。存储器共16位地址，而芯片共有1K=1024=2¹⁰个单元，所以芯片内地址位数为10位， 剩下16 -10=6位地址正好用于片选逻辑。

参考答案：

① 该存储器所需芯片数：（256K / 64K）×（8 / 1）= 32（片）。

② DRAM芯片的容量为64K×1位，假定芯片内部只有一个位平面，则存储阵列的结构为256×256，则存储器刷新一遍至少需要256次刷新操作。若采用异步刷新方式，则相邻两次刷新的时间]间隔为2ms/256≈7.8μs，所以，刷新信号周期应为7.8μs。

③ 在与②同样的假定条件下，若采用集中刷新方式，则存储器刷新一遍最少用256个读/写周期。
　　注1：DRAM芯片的内部结构可从手册中查出。如不知芯片的内部结构，按惯例可将芯片按n×n的结构处理，本例是64 K×1的芯片，则存储器刷新一遍需要256次刷新操作。
　　注2：若由四个128×128的矩阵构成，则刷新时4个存储矩阵同时对128个记忆单元进行操作。整个存储器刷新一遍只需要128次刷新操作。

简要分析：

略

参考答案：

假设主存按字节编址，则：

①每字块大小为：8MB / 4096 = 2K字节，故 Cache有64KB / 2KB = 32个字块。

②由于每字块大小为2KB，故Cache 的字块内地址为11位。

③因为采用直接映射技术，Cache共有32个字块，故Cache 的字块地址为5位。

④ 主存空间为8MB，所以地址位数为23位，故主存地址中标志位为23-5-11=7位，因此，每个Cache字块的标志有7位。

参考答案：

①主存容量为4096块x256字=2²⁰字，故主存地址为20位。

②Cache容量为64块x256字= 8组x 8字块/ 组x 256字/字块。

主存容量按每8个字块对于Cache的8组，共有4096/8=512=2⁹个组群

即：2²⁰字=2⁹组群x 2³块/组群x 2⁸字/块

因此，主存地址划分：标志位为9位，组号为3位，字块内地址为8位。

所以，Cache的每个字块的标志位有9位。

参考答案：

假设按字节编址

① Cache容量为：4KB=16组 x 4字块/组 x 64B/字块

主存容量为： 64KB=64组群 x 16块/组群 x 64B/字块

主存地址为16位，划分为标志位：6位，组号：4位，块内地址：6位

所以，Cache的每个字块的标志位有6位。

②因为每块为64字节，4345/64=67.89，67x64=4288，所以0～4344单元应对应前68块(第0到第67块)，即处理器访问过程是对前68块连续访问。Cache共有64个字块，分成16组，每组4个字块（槽）。图中列方向是Cache的16组，行方向是每组的4个槽。根据组相联映射方式的特点，Cache字块（槽）和主存块之间的映射关系如下图所示。

主存的第0块到第15块分别对应Cache的第0组到第15组，可以放在对应组的任意一块(槽)中，假定按顺序存放在第0槽；主存的第16块到第31块也分别对应Cache的第0组到第15组，放到第1槽中；同理，主存的第32块到第47块分别放到Cache的第0组到第15组的第2槽中，主存的第48块到第63块分别放到Cache的第0组到第15组的第3槽中。这样，第0到第63块都是没有冲突的，每块都是第一次在Cache中没有找到，然后把这一块调到Cache对应组的某一块中，使得以后每次都能在Cache中找到。因此，每一块只有第一字未命中，其余都命中。

主存的第64块到第67块分别对应Cache的第0组到第3组，此时，这4组的4个槽都已经满了，所以要选择一个字块淘汰出来，因为是采用LRU算法，所以，分别将最近最少用的第0块到第3块从第0槽中替换出来。再把第64块到第67块分别放到Cache中，每块也都是第一次在Cache中没有找到，调入后，以后每次都能在Cache中找到。因此，每一块只有第一字未命中，其余都命中。

所以，总访存次数是4345次，未命中次数68次。

命中率p =（4345-68)/4345=98.43%

平均访存时间 t_a= 20p+200x(1-p)=19.69+3.14=22.83ns

参考答案：

① 要能使Cache2的失靶率比Cache1的失靶率低但失靶所花的总时钟数比Cache1多，则至少Cache1的失靶次数为4，而Cache2的失靶次数为3，这样使Cache1失靶所花总的时钟数为32，少于Cache2的总时钟数33。字地址序列0， 1，4，8使得Cache1的失靶次数为4，Cache2的失靶次数为3。

② 要使Cache2的失靶率比Cache1的失靶率还高，则必要找一个地址序列使得在Cache2中替换后又被访问到，而在Cache1中不被替换出来。地址序列0，1，16，1，16使得在Cache1中失靶3次，而在Cache2中失靶4次。

参考答案：

① 页大小16KB，所以页内地址位数为：14位；逻辑地址36位，所以，虚页号位数为：36-14=22，虚页数为2²²个。因此每个进程的页表项数为2²²个。物理地址32位，所以实页号位数为：32-14=18。因此，每个页表项的位数为：1+1+2+2+18=24位。所以每个进程的页表大小为：24x2²²=24x4Mb=12MB。

② TLB中总的表项数为256项，采用2路组相联，所以共有128组。虚拟页号14位中低7位用来表示组号，高7位用来作为标记和每组中的标记进行比较，判断是否TLB命中。所以，TLB中每个页表项的位数比主存中页表项的位数多了7位的标志位，故：TLB中每个页表项的位数为24+7=31位。整个快表的大小为256x31=7936位=992字节。