1.ROM和RAM一样，都是随机存取存储器吗？

答：是的。虽然经常把只读存储器ROM和随机访问存储器RAM放在一起进行分类，但ROM的存取方式和RAM是一样的，都是通过对地址进行译码，选择某个单元进行读写。所以两者采用的都是随机存取方式。不同的是：ROM是只读的，RAM是可读可写的。在程序执行过程中，ROM存储区只能读出信息，不能修改，而RAM区可以读出，也可以修改信息。

2.寄存器和主存储器都是用来存放信息的，它们有什么不同？

答：寄存器在CPU中，用触发器来实现，速度极快，价格高，容量只有几十个，多的机器也只有几百个，主要用来暂存指令运行时的操作数和结果。 主存储器在CPU之外，用MOS管电路实现，速度没有寄存器快，价格也比寄存器便宜，容量可以达到GB数量级，用来存放被启动程序的代码和数据。

3.存取时间Ta就是存储周期Tm吗？

答：不是。存取时间Ta是执行一次读操作或写操作的时间。分为读出时间和写入时间。读出时间为从主存接受到有效地址开始到数据取出有效为止的最短时间；写入时间是从主存接受到有效地址开始到数据写入被写单元为止的最短时间。 存储周期Tm是指存储器进行连续两次独立的读或写操作所需的最小时间间隔。 所以存取时间Ta不等于存储周期Tm。通常存储周期Tm大于存取时间Ta。

4.刷新和再生是一回事吗？

答：不是一回事。对某个单元的刷新和再生的操作过程是一样的，即读后恢复。但再生操作是随机的，只对所读单元进行；而刷新操作则是按顺序定时对一行一行进行的。

答：不是。刷新按行进行，每一行中的记忆单元同时被刷新，仅需要行地址，不需要列地址。刷新行号由DRAM芯片的刷新控制电路中的刷新计数器产生。整个存储器中的所有芯片的相同行同时进行刷新，所以不是一个一个芯片按顺序进行的，而是单个芯片的所有行按顺序定时一行一行进行的。

答：不是。主存是由RAM和ROM两部分组成的，它们统一编址，分别占用不同的地址空间。

7.程序员是否需要知道高速缓存的访问过程？

答：不需要。高速缓存Cache的访问过程对程序员来说是透明的。执行到一条指令时，需要到内存取指令，有些指令还要访问内存取操作数或存放运算结果。采用Cache的计算机系统中，总是先到Cache去访问指令或数据，没有找到才到主存去访问。这个过程是CPU在执行指令过程中自动完成的。程序员不需要知道要找的指令和数据在不在Cache中、该在Cache的哪一块中，等等，也不需要知道Cache的访问过程，只要在指令中给定内存单元的地址就行了。（事实上，现代计算机都采用虚拟存储器机制，所以，在程序员编写的程序或编译生成的程序中，指令给出的地址还不是真正的内存单元地址，而是一个虚拟地址或逻辑地址，操作系统需要对程序进行重定位，以“页”或“段”为单位把程序装载到内存中，并把逻辑地址转换为真正的内存地址（即：物理地址）。

8.主存和Cache之间分块传送数据时，是否字块越大，命中率越高？

答：不是。字块大，可以充分利用程序访问的空间局部性特点，使得一个比较大的局部空间被一起调到Cache中，因而可以增加命中机会。但是，字块不能太大，主要原因有两个： （1）字块大使失效损失变大，因为需花费更多时间从主存读一个较大的块。 （2）字块太大，则Cache项数变少，因而需要替换的可能性增加，导致命中的可能性变小。

9.指令和数据都是放在同一个Cache中的吗？

答：现代计算机系统中，一般采用多级的Cache系统。CPU执行指令时，先到速度最快的一级Cache (L1 Cache) 中寻找指令或数据，找不到时，再到速度次快的二级Cache (L2 Cache) 中找，……最后到主存中找。对于一级Cache，指令和数据一般分开存放，而二级Cache指令和数据是放在一起的。因此，有L1 Data Cache 和L1 Code Cache。

10.Cache可以做在CPU芯片里面吗？？

答：可以。早期的计算机，其Cache是做在主板上的。但随着CPU芯片技术的提高，Cache可以做在CPU里面。从逻辑上来说，Cache是位于CPU和主存之间的部件，但在物理上，Cache被封装在一个CPU芯片内。现代计算机系统中，一般采用多级的Cache系统。CPU执行指令时，先到速度最快的一级Cache (L1 Cache) 中寻找指令或数据，找不到时，再到速度次快的二级Cache (L2 Cache) 中找，……最后再到主存中找。目前，一级Cache和二级 Cache都可以封装在CPU芯片中。

答：无需考虑。因为，在直接映射方式下，一个给定的主存块只能放到一个唯一的固定Cache槽中，所以，在对应Cache槽已有一个主存块的情况下，新的主存块毫无选择地把原先已有的那个主存块替换掉，因而无需考虑替换算法。

12.在CPU和主存间加入了多个Cache，计算机总存储量就增加了，对吗？

答：不对。虽然Cache是存储器，具有几百KB的容量，但因为它存放的是主存信息的副本，所以，并不能增加系统的存储容量。

13.加入Cache不能增加容量，那为什么要引入Cache呢？

答：引入Cache主要是为了加快CPU访问指令和数据的速度。因为，Cache是高速小容量的存储器，用SRAM实现，其访问速度比主存高一个数量级，如果CPU需要的指令和数据大多能从Cache中访问到，那么，就不需要到慢速的主存中访问了。这样整个指令的执行时间就缩短了。

答：根据程序访问的局部性特点，得知：不管是访问指令还是数据，CPU在执行程序的过程中，若某个地址在T时刻被访问，则该地址及其邻近地址在T+t时间段内很可能也被访问。因而，在访问到每个内存地址时，把该地址及其临近的内存单元内容（就是一个主存块Block）一起复制到Cache中。这样，在接下来的一段时间内，CPU所要访问的指令或数据基本上能在Cache中找到了。

15.CPU要找的指令和数据都能在Cache中访问到吗？为什么？

答：不能。指令/数据在第一次被访问时，肯定不在Cache中，因而在Cache中访问不到。此时，就会把所访问的指令/数据所在的主存块从主存取到Cache中，这样只要这个主存块不被其他主存块替换，以后再访问这个数据/指令或者同一块中其他数据/指令时，就能在Cache中命中了。但是，随着程序的执行，CPU所访问的地址区域会移到另外的主存块，由于Cache容量的限制，当新的主存块调入Cache时，原来在Cache中的主存块很可能被新的主存块替换出来。如果替换出来后，CPU又要对其进行访问，那么，CPU在Cache中肯定找不到。所以，CPU要找的指令和数据不可能总在Cache中访问到。

答：每条指令执行的第一步是取指令。若在Cache中取当前指令时发生失靶，则处理器必须按如下步骤完成： 1）把程序计数器的值恢复到当前指令的地址，然后送到存储器。 2）控制存储器执行一次读操作（若一个主存块只有一条指令，则一次读操作读一条指令即可；若一个主存块占用多条指令，则控制一次读出多条指令或读若干次），对主存的访问要通过控制总线来完成，一次总线事务完成一次读操作。 3）读出的指令写到Cache中，并把主存地址的高位写入到标记字段，最后设置有效位。 4）重新执行当前指令的第一步操作--取指令，这次在Cache中取指令时便能命中。

答：在指令执行过程中，CPU必须从存储器取指令，有些指令还要从存储器取操作数，或把结果写到存储器中。CPU总是先到L1Cache中寻找，找不到再从L2Cache或主存中找。所以，在指令执行过程中，控制部件必须能够检测访问有没有命中。实现这个功能只要用若干比较器和一些门电路即可。若命中，则直接在Cache中访问即可。若失靶，则处理器需要进行一系列的处理。包括：使当前指令暂时停止执行，并冻结所有寄存器，然后用一个专门的控制器控制从下一级Cache或主存中取出当前访问地址所在的一个主存块送到Cache中，并设置有效位和标志(Tag)信息，最后重新从暂停执行的时钟周期开始执行指令。

18.写操作处理和读操作处理有什么不同？

答：因为读操作不改变Cache中数据的值，所以，读操作时的失靶处理比较简单。只要把主存块从内存装入到Cache中即可。而写操作时会改变Cache中数据的值，造成Cache数据和主存数据的不一致。因此，要有相应的写策略来解决这种“不一致性”。

答：有两种写策略：回写(Write Back)和直写(Write Through)。 回写法（也称写回法）的做法是：先暂时只写入Cache有关单元，并用标志予以注明，直到该块内容需从Cache中替换出来时，才一次写回主存。这种方式不在写入Cache时插入慢速的写主存操作，可以保持程序运行的快速性；但在写回主存前，主存中内容失效，主存与Cache 内容不一致，有可能导致工作失误。 直写法（也称写直达、通过式写）的做法是：每次写入Cache的同时也写入主存，主存与Cache始终保持一致性。这种方式比较简单，能保持主存与Cache副本的一致性，但每次写都要插入慢速访存操作，而且有些写入过程有可能是不必要的，例如中间结果的写入操作。因而减慢了程序执行速度。为了减少每次写主存的时间，往往在Cache和主存之间加一个写缓冲，这样，不必每次都写主存，而只要写到一个快速的写缓冲就行了。每次写操作时，CPU同时写Cache和写缓冲，然后由存储控制器将缓冲内容写到主存。

20.Cache访问失靶对指令的执行有影响吗？有怎样的影响？

答：Cache访问失靶对指令的执行有很大影响，会大大延长指令的执行时间。延长多少由失靶损失确定，若从L2 Cache取的话，一般需要5-10个时钟周期，若从主存取的话，需要25-100个周期。执行一条指令时的失靶情况有以下几种可能： 1）取指令时失靶，此时，从L2或内存取出指令或指令所在的一个主存块放到Cache后，需要从头开始重新执行指令； 2）读数据时失靶，此时，从L2或内存取出数据或数据所在的一个主存块到Cache后，从取数那个时钟周期开始执行指令； 3）写数据时失靶，此时，需要根据相应的写策略来决定是当时就更新主存的数据还是在主存块被替换时更新主存的数据。存数操作结束后指令也就执行完了。 如果一条指令执行过程中，既发生取指令失靶又发生取数或存数失靶，那么，这条指令的执行将要延长多个失靶损失的时间。也就是说，可能会延长几十到几百个时钟周期。在流水线方式下，会大大阻塞流水线的执行。

21.虚拟存储器的大小是否等于磁盘的容量加上内存的容量？

答：不是。虚拟存储器本身只是一个概念，是一种存储管理机制，使用这种机制使得程序员编写程序时，好像计算机内部有一个极大的存储器，程序在这个极大的存储器中运行，而不受内存大小的限制。实际上这个存储器在物理上是不存在的，因此称为“虚拟”存储器。虚拟存储器的大小就是 虚拟（或逻辑）地址空间的大小，它由逻辑地址的位数决定，与系统中所安装的磁盘容量和内存容量没有直接的关系。

22.在存储器层次结构中，“Cache-主存”、“主存-辅存”这两个层次有何异同点？

答：这两个层次在以下几个方面有相同的地方： 1）都是基于程序访问的局部性特点，把一块相邻的局部信息从慢速存储器复制到快速存储器； 2）都必须考虑慢速存储器和快速存储器之间的映射问题； 3）当需要在快速存储器中装入新的块而对应位置已满时，都需要考虑把哪一块从快速存储器中替换出来。 4）当在快速存储器中找不到信息时，都要从慢速存储器装入该信息所在块到快速存储器中。 因为，这两个层次所处的位置和引入的目的不同，所以它们之间也存在许多不同之处： 1）位置不同。Cache最靠近CPU，辅存最远离CPU，CPU可以直接访问Cache和主存，但不能直接访问辅存，辅存和主存直接交换数据。 2）目的不同。在CPU和主存之间加入Cache，目的是为了加快CPU访问信息的速度；而在主存-辅存层次采用虚拟存储器机制是为了使程序员写程序时不受内存容量的限制。即：扩大系统的存储容量。 3）交换的信息块大小不同。在“Cache-主存”层次，交换的信息块称为“主存块Block”，一般大小为8-128字节；而“主存-辅存”层次，交换的信息块称为“虚拟页Page”，一般大小为4K-64K字节。随着技术的发展，块大小也可能会变化，但它们之间在数量级上差别很大。因为虚拟页不命中的处罚或损失（Penalty）比Cache不命中处罚要大得多，虚拟页太小会影响命中率从而极大降低系统效率。 4）失靶处理不同。在“Cache-主存”层次，失靶处理由处理器硬件来实现；而在“主存-辅存”层次，则由操作系统软件来实现。 5）映射方式不同。在“Cache-主存”层次，可根据不同的情况选择使用直接、全相联或组相联方式，映射关系完全由硬件来实现；而在“主存-辅存”层次，则都采用全相联方式，映射关系由操作系统查询页表来实现。 6）写策略不同。在“Cache-主存”层次，可以采用“直写”和“回写”两种策略；但在“主存-辅存”层次，则都采用“回写”策略。因为，如果采用“直写”的话，每次写操作都要访问磁盘，这样的开销是不能容忍的。

23.所有程序都使用同样的虚拟地址空间，会不会发生信息被互相读写的情况呢？

答：虚拟存储机制使得每个程序员在一个很大的虚拟地址空间中编写程序，不必考虑主存有多大，也不必考虑其他程序用的地址是否和自己用的地址有冲突。也就是说，每个程序员都在一个同样的虚拟地址空间中写程序。用户程序加载后，操作系统内核会对该程序生成一个进程，每个用户进程都被映射到一个虚拟存储器中。所有用户进程所用的虚拟地址空间大小是一样的。在进程执行过程中，操作系统会按照某种存储管理机制（分段、分页、段页）把当前需要的用户程序的一部分从磁盘调到内存中，并把存放的物理地址信息记录到段表或页表中，进行虚拟地址空间到物理地址空间的重定位。因此，CPU访问信息的真正地址是内存物理地址。所以，虽然两个用户程序中用到的逻辑地址是一样的，但由于两个用户程序被存放到了不同的内存区，因而，不会发生信息被互相读写的问题，由于程序错误发生了这种问题也很容易发现。

答：装载一个新的程序或发生缺页需要装入一个新页时，需要到内存找一个空闲块。如果内存没有空闲块的话，则必须选择一个主存块中的页面替换出来。一般都是选择最近最少用的页面被替换。

25.怎么知道要找的程序块或数据块不在内存？

答：对程序块的访问实际上就是指每条指令执行过程中的取指令操作，而对数据块的访问实际上就是指令中取操作数操作。所谓要找的程序块或数据块不在内存，实际上就是在取某条指令或取某个操作数时，发生了“缺页”情况。是否“缺页”主要是通过查看对应页表项中的“有效位”是否为“0”来判断。大致过程如下：根据要找的指令或操作数的地址高位，确定所访问的虚页号，以虚页号作为索引值，找到对应的页表项，每个页表项中都有一个“有效位”，若为“0”表示该虚页（即：指令所在的程序块或操作数所在的数据块）不在内存，发生了“缺页”异常。

答：如果采用的是动态重定位，则执行指令过程中只要进行内存访问，总是先要进行逻辑地址到物理地址的转换。如果采用的是静态重定位，则内存访问时不需要地址转换。

27.逻辑地址到物理地址的转换是由硬件实现的还是软件实现的？

答：动态重定位方式下，由硬件(专门的MMU-存储器管理部件)实现逻辑地址到物理地址的转换。静态重定位方式下，由链接程序或加载程序实现地址转换。

28.快表TLB在主存还是在Cache？

29.CPU进行一次主存单元存取操作要访问几次内存？

答：CPU进行一次主存单元存取操作，最好的情况下无需访问内存，最坏的情况下，不仅要多次访问内存，还要读磁盘数据。 当CPU对当前指令进行译码，得知是一条取数/存取指令时，就把该指令发射到Load/Store部件，由该部件完成数据的存取工作。在具有Cache并采用动态重定位存储管理的系统中，其大致过程如下： （1）根据虚页号查快表，若快表中有对应虚页的页表项，则取出页框号形成物理地址，转（2）；若快表中不存在对应虚页的页表项，则发生TLB失靶，转（3）。 （2）判断物理地址中的标记是否和Cache中标记相等并且有效位为“1”，是的话，则Cache命中，从Cache取数或写数据到Cache（“直写”方式同时也写主存）中；不是的话，则发生Cache失靶，转（4）。 （3）当TLB失靶时，根据页表基址寄存器的值和虚页号找到主存中的页表项，判断有效位是否为“1”，若是，则说明该虚页在主存中，把该页表项装入TLB中，并取出页框号形成物理地址，转（2）；若不是，则说明该虚页不在主存中，发生了“缺页”异常。此时，需要调出操作系统中的“缺页”异常处理程序，实现从磁盘读入一个页面的功能。“缺页”处理结束后，重新执行当前指令。此时，一定能在主存中找到。 （4）当Cache失靶时，则CPU根据物理地址到主存读一块信息到Cache，然后再取到CPU或CPU写信息到Cache。

30.具有TLB、Cache和虚拟存储器的计算机系统中，有没有可能出现“Cache命中但缺页”的情况？那“TLB命中但缺页”的情况有没有可能发生呢？

答：不可能出现“Cache命中但缺页”的情况。因为如果缺页的话，说明当前页面不在主存中，那么，也一定不在Cache中。同样，“TLB命中但缺页”的情况也不可能发生。因为若当前页面不在主存中，那么，TLB中不可能有该页对应的页表项。

答：Cache失靶的处理是由硬件来实现的。当发生Cache失靶时，CPU使当前指令阻塞，并根据主存地址继续到主存中去访问主存块，从主存中取到信息后指令继续执行。 TLB失靶可以用软件也可以用硬件来处理，处理过程相当简单，只要根据虚页号和页表基址寄存器的内容到主存中找到相应的页表项，若有效位为“1”，则把该项取到TLB中即可。若有效位为“0”，则发出“缺页”异常。用软件实现时，通过产生一个“TLB缺失异常”，引出操作系统中相应的异常处理程序，异常处理结束后，重新执行当前指令。（如果页表缓存在L1 Cache中，则TLB失靶后先到L1 Cache中访问页表，没有时再到主存中访问。） “页面失靶”（即：缺页）处理是由软件来实现的。 缺页时，需要调出操作系统中的“缺页”异常处理程序，实现从磁盘读入一个页面的功能。“缺页”处理结束后，重新执行当前指令。

答：在计算机系统中，存储器采用的是一种分层结构，包括寄存器-Cache-主存-磁盘。它们之间的相对速度若用一个CPU时钟来表示的话，则在0个周期内就能从寄存器访问到信息；在1~10个周期能够在Cache中访问到信息；在50~100个周期能够在主存中访问到信息；如果要从磁盘读信息的话，则大约需要20 000 000个周期。所以程序员必须能够充分理解存储器的分层结构，它对程序的性能有巨大的影响。